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高速印制板中电容的优化设计

1  引言
在当今高速数字电路中,时钟频率越来越高,敏感度越来越高,系统功能模块越来越复杂,电源的种类也越来越多,这就对电路系统的电磁兼容性提出了更高的要求。否则的话,器件的高速切换所带来的高频噪声不仅能影响系统的正常工作,也会产生极大的电磁泄漏。而去耦电容可防止高频噪声进入电源分配系统,同时也能为器件提供稳定的电压。因此本文对电容在高频时引入的等效串联电感和等效串联电阻进行分析,针对电容在高频时的谐振特性,对高速电路中的电容提出了优化配置,具有一定的工程应用价值。

2  高频下电容的特性分析
2.1  高频电容的等效电路
在高频f下,电容已非理想,而是引入了其引脚上的等效串联电感(L)和等效串联电阻(R)。其等效电路图如图1:
此时电容的阻抗为:

图1     等效电路图  


2.2  高频电容中的阻抗效应及其计算
在高频情况下,因电容引入了串联电感和电阻等因素,其充放电的过程也异于理想电容。
(1) 高频下电容充电过程分析
图2为高频下等效电容的连接电路。图3是等效电容两端电压的输出波形。

图2  高频等效电容的连接电路    图3  等效电容两端电压的输出波形
(2) 下面对图3的电容的等效串联电感和电阻所带来的影响进行分析和计算:
一开始,电压波形出现一个尖峰。这是由高频下电容的等效串联电感所引起的。电感值可从电压波形所给出的信息求出:RS:源端负载;A:波形的尖峰面积;△V:等效电容的开路电压。尖峰过后是一段较为平坦的电压。这是由电容的等效串联电阻所引起的。电阻值也可从波形中直接求出:V0:尖峰后的平坦电压值。
电压经过一段平坦开始上升。这是电容开始充电的结果。同样,电容值也可从图中求出: dV/dt:充电速率,即波形的上升沿速率
(3) 高频下电容的放电过程分析
在图2中,在t0时短路电源,使电容开始放电。设电容初始电压为V0,得到高频下电容放电的波形如图4:

图4     高频下电容放电波形图


从图4中可以看出,电容在放电时产生了电压振荡现象。这是由于高频下电容所产生的串联电感的影响。要减少电压的振荡,必须增大电容电压的衰减速度、减少过冲幅度。在上图中,电容电压的衰减总的来说呈指数形式下降,如图中的虚线所示,大小为V=。电容中产生的过冲的幅值,其中。由以上公式可见,要减少电压的振荡,必须减少电感值,这也证明了高频下电容的串联电感对电容所带来的影响。
2.3  电容的谐振分析
在高频下,由于电容的串联电感和电容发生谐振,谐振频率。此时的电容阻抗最小,等于电容的等效串联电阻。在谐振频率之下,高频电容呈现容性,高于此频率则呈现感性。由此可见,实际的高频下的去耦电容就是一个带阻滤波器。
可在图5的史密斯圆图中对电容的高频谐振特性进行分析。

图5     史密斯圆图


设高频下电容的等效阻抗为Z=y+jx,史密斯圆图公式如下:其中y为等效串联电阻引入的阻抗实部;其中x为等效串联电感和电容所形成的阻抗虚部。
在史密斯圆图中,下半圆中曲线呈现容性,上半圆中则呈现感性,横轴表示发生谐振。如在图中谐振频率为f0的曲线,容性时x=-1/wc,代入以上公式中,我们可以看出,随着频率增大,x随之增大,直到达到谐振频率f0,此时阻抗最小。随着频率继续增大,电容则呈现感性,阻抗逐渐变大。
在高频下,由于谐振的出现,电容不再是理想的。电容的使用效用受到了限制。因此我们在进行高频电路设计时,必须对去耦电容的谐振特性进行分析,然后再进行正确的电容选择和配置。

3  去耦电容的配置
对高频下去耦电容的选择,通常可用插入损耗来衡量:。如果插损是零点几dB是可以接受的。如IL=0.1dB,P前=1.023P后。
对去耦电容,我们要求引脚电感要尽可能小,因此要尽量采用表面封装的电容,如SMT1206。我们也可采用SMT0805,因为封装尺寸越小其引脚电感越小。
同样,我们也可以根据信号的频段进行电容的容值进行选择配置。
对低频去耦时,我们可选用大的电容(如电解电容,10μF),此电容的谐振频率较低;对高频去耦时,则选用谐振频率高的小电容;如要求去耦的频段较大,我们可用容值相差100倍的一个小电容和一个大电容进行并联,这样可拓宽低阻抗频带。
当信号频率小于50MHz时,我们使用传统的去耦电容(0.01μF或0.1μF)是有效的。
当频率在50-500MHz之间时,此时我们选取原则是:如对较窄频带进行去耦,首先尽量选择大小相等的n个小电容,这样谐振时阻抗只有单个电容的1/n。不能用大小不同的小电容,因为这容易发生反共振,使去耦频带中的阻抗反而变高。一般来说,这种情况下引入的噪声要相对提高25dB。
当频率大于500MHz时,我们引入了电源层和地层。由于两者没有引脚,高频下所引入的等效电感和电阻甚小,而且两者之间的电容很小,公式如下:(pF):电介质的相对电导率;S:层间相重叠的面积(m2);
d:层间距离(m)
由于电源层和地层之间面积较大,间距较小,因此容值较小。所以两层间的谐振频率较高。

4  去耦电容的放置
去耦电容在高频电路设计中有着重要的作用,它的放置位置也很重要。因为在电源向负载短时间供电中,电容中的存储电荷可防止电压下降, 如电容放置位置不恰当可使线阻抗过大,影响供电。所以必须减少线电感。同时电容在器件的高速切换时可滤除高频噪声,这要求其谐振频率足够高。有谐振频率公式就知道,要提高谐振频率,必须减少电感。去耦电容和芯片之间的电感可由以下公式求出:l:电容与芯片间的线长;r:线半径;d:电源线与地之间的距离
去耦电容放置如图6所示。
由以上公式可知,要减少电感L,则必须减少l和d,即减少去耦电容和芯片所形成的环路面积,也就是要求电容与芯片尽可能靠近芯片器件。

图6     去耦电路

5  去耦电容的选择与计算
对于去耦电容的选取,我们必须有针对性地进行计算并选定其容值大小及电容的数目。以下是不同情况下去耦电容容值的计算方法。
5.1  判定板级是否需要去耦电容及其容值确定的步骤如下:
(1) 计算所有的切换器件同时开关获得电流的最大阶跃变化(△I);
(2) 计算逻辑电路能容忍的电源供电噪声的最大值(△V);
(3) 计算能容忍的最大阻抗是Xmax=(△V)/(△I);
(4) 结合最大的可允许阻抗Xmax,计算电源线的电感Lps,找出电源线适合的频率。Lps=tpd*Z0,在带状线中后两者的参数是固定的。Fps=(Xmax)/(2πLpsw);
(5) 在Fps频率下,不需要去耦电容。在Fps频率以上,我们需要一个去耦电容来解决问题。找出在频率Fps点的阻抗为Xmax的电容值。采用的去耦电容的容值至少应该是:C=1/(2πFpsXmax)。
5.2  对器件芯片所需小电容的数目和容值进行确定的步骤如下:
(1) 根据数字转折频率Fknee,计算在如此高的频率下的电感容限。
Fknee=0.5/Tr
Ltol=Xmax/(2πFknee )=(Xmax Tr)/π
(2) 根据已知去耦电容的串联电感Lc计算达到电感容限所需的去耦电容数目。
N=Lc/Ltol
(3) 在频率Fps以下,电容阵列总的阻抗必须小于Xmax,由此计算总阵列电容。
Fps=Xmax /(2πLc)
Cps=1/(2πFpsXmax)
(4) 计算阵列中每个元件的电容。
C=Cps/N

6  结束语
现今高速数字电路系统频率越来越高,对板级内的电磁兼容性要求也越来越严格。而作为解决此问题的关键器件电容也在不断的更新换代。因此对高频下电容的研究是必要的而且也需要不断的进行钻研。


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